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李亚伟/verilog_progen

forked from qiankun214/verilog_progen 
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test_dout.v 154 Bytes
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qiankun214 提交于 2020-09-25 17:27 . add link to md2json
module test_dout#(
parameter DWIDTH = 16
) (
input clk,
input rst_n,
output dout_valid,
output [DWIDTH - 1 : 0] dout_data
);
// work here
endmodule
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https://gitee.com/liyw_dv/verilog_progen.git
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