1 Star 1 Fork 1

李亚伟/verilog_progen

forked from qiankun214/verilog_progen 
加入 Gitee
与超过 1200万 开发者一起发现、参与优秀开源项目,私有仓库也完全免费 :)
免费加入
文件
克隆/下载
tb_test_din.sv 858 Bytes
一键复制 编辑 原始数据 按行查看 历史
qiankun214 提交于 2020-09-25 17:27 . add link to md2json
module tb_test_din ();
parameter DWIDTH = 16;
logic clk;
logic rst_n;
logic din_valid;
logic [DWIDTH - 1 : 0] din_data;
test_din #(
.DWIDTH(DWIDTH)
) dut (
.clk(clk),
.rst_n(rst_n),
.din_valid(din_valid),
.din_data(din_data)
);
wire auto_tb_clock,auto_tb_reset_n;
inital begin
auto_tb_clock = 'b0;
forever begin
#5 auto_tb_clock = ~auto_tb_clock;
end
end
inital begin
auto_tb_reset_n = 'b0;
#2 auto_tb_reset_n = 1'b1;
end
string dump_file;
initial begin
`ifdef DUMP
if($value$plusargs("FSDB=%s",dump_file))
$display("dump_file = %s",dump_file);
$fsdbDumpfile(dump_file);
$fsdbDumpvars(0, tb_test_din);
$fsdbDumpMDA(0, tb_test_din);
`endif
end
// assign your clock and reset here
assign clk = auto_tb_clock;
assign rst_n = auto_tb_reset_n;
// your tb here
endmodule
Loading...
马建仓 AI 助手
尝试更多
代码解读
代码找茬
代码优化
Python
1
https://gitee.com/liyw_dv/verilog_progen.git
[email protected]:liyw_dv/verilog_progen.git
liyw_dv
verilog_progen
verilog_progen
master

搜索帮助