一个从零开始写的极简、非常易懂的RISC-V处理器核。
HDLGen是一个HDL/RTL生成工具，支持在Verilog里内嵌Perl或Python script来帮助快速、高效地生成期望的设计，支持Perl或者Python的所有数据结构和语法，有若干内嵌函数来提高效率，也支持扩展API，支持自动Instance、自动信号生成、IPXACT、JSON、XML、模板等输入来减少手动工作、提高开发效率、降低出错几率，大大提高IP开发和SOC集成的效率
chiplab项目致力于构建基于LoongArch32 Reduced的soc敏捷开发平台
OpenTSN4.0开源项目的新特性：（1）交换平面深度解耦，硬件代码由TSS（时间敏感交换），TSE（时间敏感端），HCP（硬件控制点）和OEM（Opensync MAC）实现。（2）集成了TSN硬件测试工具流量规划生成器TSNBuilder、TSN流量测试仪，用户可根据需要运行OpenTSN4.0交换机、网卡、控制器来进行实验验证。
从零写一个16位处理器，采用自主设计的大黄鸭指令集，单周期3级流水线，8位指令双发射。配套大黄鸭汇编器，简化程序开发。目前主体设计已完成，大家的支持是我前进的动力。
玉衡是一款从零开始写的 RISC-V 内核的处理器，基于 Verilog 硬件设计语言实现，五级流水线设计，支持 RV32IM 指令集，支持中断，支持 RT-Thread Nano 3.1.5
小麻雀处理器SparrowRV采用RISC-V架构，支持RV32IMZicsr指令集，2级流水线，哈佛结构，配有中断系统。MCU级别的处理器，麻雀虽小，五脏俱全。
